喜讯！ARClab团队论文被体系结构顶会MICRO录用
近日，浙江大学计算机系统结构实验室最新论文成果“PRISM: A Miss-Attribution-Guided Temporal Prefetcher Beyond Metadata Management”被体系结构领域CCF-A类顶级国际会议MICRO2026录用，标志着团队在该领域取得重要突破。
论文第一作者林溢泉，在陈文智教授和王总辉老师共同指导下，研究团队对时序预取器作用下仍存在的缓存缺失进行了系统性归因分析，首次揭示其性能瓶颈并非局限于元数据管理，而是多维因素导致。基于此发现，团队提出高性能时序预取器PRISM，通过PC触发预取、及时性保障预取和效用感知管理三项技术的协同优化，精准应对每一类缺失瓶颈，显著提升处理器整体性能。
会议介绍
IEEE/ACM International Symposium on Microarchitecture（MICRO）是计算机体系结构领域历史最悠久、影响力最高的顶级国际会议之一，由IEEE和ACM联合主办。该会议聚焦处理器架构、存储系统、并行计算及新兴计算技术等核心方向，以严苛的评审标准和极高的学术声誉著称，是展示全球芯片与微架构设计领域最前沿成果的关键学术平台。本届MICRO 2026共收到842篇投稿，最终录用213篇，录用率约为25%。
论文解读
现代处理器通过数据预取技术，提前将内存中的数据搬入缓存，以隐藏访存延迟。近年来，时序预取器通过记录并重放内存访问之间重复出现的“关联”模式，展现出应对复杂不规则访存模式的潜力。
从“管好元数据”到“看清每一种未命中”
当前主流时序预取方案大多聚焦于元数据管理的优化，却未能回答一个根本问题：在开启时序预取器之后，剩余的缓存缺失为何依然存在？
本文首次提出了一套系统化的缺失归因方法论，将时序预取器作用后仍存在的缓存缺失划分为四类：强制缺失（Compulsory Miss）、未捕获关联（Unseen Correlation）、迟到预取（Late Prefetch）和元数据驱逐（Metadata Eviction）。定量分析显示，元数据管理虽是影响性能的关键因素，却并非所有负载下的首要瓶颈——在特定场景中，每一类缺失都可能成为性能的主要制约。值得注意的是，即便采用理想的元数据管理方案彻底消除“元数据驱逐”类缺失，仍有高达69.6%的非强制缺失无法得到解决。这一现象在Google测试套件中尤为突出，其中60.4%的缺失属于“未捕获关联” 类别。
上述发现表明，时序预取的性能瓶颈本质上是多维的，单纯优化元数据管理只能覆盖问题的一个侧面。这为PRISM的设计提供了清晰的方向指引：一个强大的预取器必须同时在三个维度上协同发力——学习新的关联模式、提升预取的及时性、以及优化元数据管理效率。
“三位一体”的高性能预取器设计
基于对每一类缺失成因的深入剖析，本文提出了一种高性能时序预取器——PRISM，并引入三项核心优化技术：
（1）PC触发的预取（PC-Triggered Prefetching, PCTP）
对Google套件中“未捕获关联”类缺失的进一步分析表明，其中86.6% 源于传统<Address, Address>关联追踪的固有局限——在训练阶段若缺乏有效的触发地址，便无法建立任何关联。PCTP利用这些缺失地址与其指令上下文（PC）之间的强相关性，构建<PC, Address>形式的元数据，建立一条PC触发的预取路径。通过这一机制，PCTP成功捕获了传统方案“看不见”的访存模式，将其转化为可预测的缓存命中，显著扩展了时序预取的覆盖范围。
（2）及时性保障预取（Timeliness-Guaranteed Prefetching, TGP）
分析表明，前瞻预取（Lookahead）与多度预取（Multi-degree Prefetching）均能有效改善预取及时性，且二者具有互补效应，联合使用效果更优。此外，多度预取会降低预取精度并加剧带宽压力，而前瞻预取并不会。基于这一洞察，TGP采用将静态前瞻与自适应度数调整结合的方法，在不牺牲准确率的前提下最大程度提升及时性。此外，TGP还引入了冗余过滤机制，有效削减多度预取所引发的冗余元数据访问流量。
（3）效用感知管理（Utility-Aware Management, UAM）
分析显示，85%的负载其最优元数据容量分配位于分配空间的边界处，这意味着细粒度的分区设计是不必要的。为此，本文提出双模元数据分区（Bimodal Metadata Partitioning, BMP），依据预取与LLC数据缓存的相对效用，在1路与8路两种分配模式之间动态切换，实现快速且精准的容量划分。此外，UAM还包含两项元数据管理策略：选择性插入策略过滤掉连续缓存命中指令所产生的冗余元数据，缓解表项压力且不误伤有用元数据；定制化SHiP替换策略将优化目标从“最大化命中数量”转向“最大化命中质量”，通过改写RRPV更新机制，优先保留能触发有用预取的高效用元数据，延长其在缓存中的驻留时间。
实验评估
研究团队采用第四届数据预取锦标赛（DPC4）提供的87条程序轨迹（涵盖Ligra、GAP、SPEC CPU 2017、ML和Google五个测试套件）对PRISM进行了全面评估，并与当前最先进的Triangel和Prophet方案进行对比。实验结果表明：
PRISM的平均预取精度达74.4%，及时性达95.3%，均显著优于对比方案；
在多种工作负载下均保持稳定领先，平均IPC提升较Triangel和Prophet分别高出6.4% 和8.1%；
此外，研究团队通过逐项增加与移除各模块的消融实验，系统验证了每一项核心优化机制的有效性和必要性。
作者介绍
论文第一作者林溢泉是浙江大学计算机系统结构实验室（ZJU ARClab）在读博士生，主要研究方向为CPU微架构设计。